韜（τ）定律為華為於 2026 年 5 月 25 日在上海國際電路與系統研討會（ISCAS）正式發表的半導體領域全新定律，也是全球半導體產業中，由中國首度提出的系統化演進準則。
- 名稱由來：「韜」是希臘字母 τ（tau）的音譯，在電路理論裡代表時間常數，也就是訊號切換、傳輸的延遲時間。τ 數值越小，電路反應越快、整體運作效率越高。
- 核心觀念：以「時間縮微」取代傳統的「幾何縮微」，不再單純追求電晶體實體尺寸持續微型化，而是透過全方位降低整體鏈路的時間常數 τ，壓縮訊號傳輸延遲，藉此持續提升效能與晶片密度。
- 本質屬性：屬於一套全堆疊協同最佳化的工程設計模式，並非基礎物理定律。
與摩爾定律核心差異
- 核心邏輯 摩爾定律：空間層次的幾何縮微，縮小電晶體體積。 韜（τ）定律：時間層次的時間縮微，減少訊號延遲。
- 最佳化目標 摩爾定律：提高單位面積可容納的電晶體數量。 韜（τ）定律：提升系統反應速度與能源使用效率。
- 技術路線 摩爾定律：高度依賴先進製程（7nm、3nm 等）。 韜（τ）定律：仰賴架構革新、全系統整合調校，搭配邏輯折疊等技術。
- 發展瓶頸 摩爾定律：受限物理極限（量子穿隧效應）、製造成本暴漲。 韜（τ）定律：跳脫傳統電路布局限制，重新規劃晶片硬體架構。
然而專業的產業與投資視角，從來不看單一新聞的熱度，而是判斷一項技術是否會重構半導體產業鏈的分工模式、價值分配與發展邏輯。
過去六十年全球半導體產業的發展，完全依托摩爾定律的技術路線，核心邏輯是空間維度的幾何微縮，透過不斷縮小晶體管物理尺寸、提升晶圓製程精度，實現芯片性能提升與成本下降。
但當下先進製程的發展已經觸頂，物理極限、研發成本、流片門檻持續攀升，單純依賴製程縮微的邊際收益持續衰減，摩爾定律的傳統發展模式已難以持續。
而華為韜定率的核心突破，是跳脫了傳統「空間縮微」的單一維度，從全系統層面重构芯片性能提升路徑：以時間常數τ為核心，透過時間維度的時延壓縮、邏輯折疊架構、跨層級系統互聯優化、軟硬協同設計等方式，在不依賴頂級先進製程的前提下，同步提升芯片性能、密度與能效。
更重要的是，過去六年381款芯片的量產落地，證明這套理論並非停留在學術論文、實驗室模擬階段，而是積累了海量、可落地、可複製的工程實踐與商業量產經驗。其核心價值不在於華為實現了單點技術突破，而在於將芯片性能提升的邏輯，從「單純依賴晶圓製程」，轉向「設計、製造、封測、系統協同」的全產業鏈新范式。
華為官方公開的產業數據與V2版論文驗證，該理論已經歷六年真實商業量產驗證，支撐381款自研芯片落地，覆蓋終端、車載、基站、伺服器、AI算力等多場景。
這裡有兩個核心產業判斷：第一，韜定率的芯片設計、時延優化、邏輯折疊技術，已經具備大規模量產的工程基礎；第二，這套全新的芯片產業方法論，已經從華為內部工程實踐，具備向全行業產業鏈延伸、普及的條件。
未來隨著邏輯折疊、3D IC、Chiplet異構集成、混合核架構、系統級EDA協同等配套技術持續成熟，叠加製造、封測、設備、材料、IP等產業環節的協同迭代，韜定率將進入全產業鏈加速落地階段。對照官方路線圖，2030年前後可實現等效1.4nm先進製程的性能水準，產業紅利將持續釋放。
韜定率將徹底重構半導體產業的價值分配體系，大幅抬升成熟製程的產業地位與市場空間。
在傳統摩爾定律體系下，成熟製程僅用於功率器件、模擬芯片、MCU等低門檻場景，在高性能計算、高端SoC領域幾乎沒有話語權，僅作為低成本產能存在，產業價值偏低。
而韜定率透過邏輯折疊、三維堆疊、系統級時延優化，讓成熟製程不再是「低端替代產能」，而是能夠承載高端高性能芯片的核心載體，實現成熟製程對先進製程的等效性能追平與超越。
對應產業價值的重大轉移：半導體的核心競爭力，不再單一取決於最先進的光刻與製程工藝，而是轉向系統集成能力、先進封裝能力、工藝協同能力、架構定義能力。這讓國內以成熟製程為核心的晶圓廠、封測廠、設計廠迎來全新的產業增量與價值提升空間，是未來十年中國半導體產業最核心的結構性機會。
參考文獻
[1] HE T B. A time scaling theory for multi-layer electronic systems [EB/OL]. ChinaXiv, 2026-07-03 (V2). https://chinaxiv.org/abs/202605.00224v2.
何庭波. 面向多層級電子系統的時間縮微理論
【說明】：τ（韜）縮微理論核心原版論文（V2定稿）。本文由華為何庭波發表於中國預印本平台ChinaXiv，首次提出以「時間常數τ」取代「晶體管尺寸」作為半導體進步的核心指標。文中涵蓋LogicFolding（邏輯摺疊）、Hi-ONE光互連等關鍵技術框架，並提供了麒麟2026及未來十年的量產數據與技術路線圖，是所有相關量化數據的首要原始來源。
1.摩爾定律瓶頸：光刻、材料、漏電、成本空間限制
2.韜定律新優勢：不受物理光刻尺寸約束，依靠電路、系統時延優化持續提升能效，適配製程受限環境，故現有成熟制程產線無需大規模設備更換即可落地邏輯折疊設計。V2版本明確說明已落地 381 款自研晶片，覆蓋終端、基站、算力伺服器、車載四大產品線。
[2] 何庭波. 面向多層級電子系統的時間縮微理論 [C]// 2026 IEEE International Symposium on Circuits and Systems (ISCAS). London, UK, 2026-05-25.
【說明】：τ（韜）縮微理論的首次公開產業報告。此為作者在頂級電路會議ISCAS上的主題演講，標誌著該理論從研發轉向量產落地的關鍵節點。報告中提及的「381款量產芯片驗證數據」是支撐理論可行性的官方產業出處，與ChinaXiv V1版本的提交時間點緊密呼應。
[3] DENNARD R H, GAENSSLEN F H, YU H N, et al. Design of ion-implanted MOSFET’s with very small physical dimensions [J]. IEEE Journal of Solid-State Circuits, 1974, 9(5): 256-268.
【說明】：摩爾定律與登納德縮微（Dennard Scaling）的奠基性文獻。這篇1974年的經典論文定義了晶體管尺寸縮小帶來功耗與性能同步優化的物理規律。何庭波的τ縮微理論旨在解決該論文所描述規律在當代遭遇的物理瓶頸，因此本文是理解τ理論歷史背景與對照基礎的必引文獻。
[4] LOH G H, XIE Y, BLACK B. Processor design in 3-D die-stacking technologies [J]. IEEE Micro, 2007, 27(4): 31-48.
【說明】：3D晶體管堆疊與立體集成技術的基礎綜述。該文探討了超越摩爾定律的3D堆疊架構，為後續的異構計算奠定了基礎。τ理論中的LogicFolding（邏輯摺疊）與3D集成技術一脈相承，本文是支撐τ理論封裝架構與立體集成邏輯的重要早期參考。
[5] 華創證券. 半導體產業新范式：τ 韜定率重構成熟製程價值 [R]. 北京：華創證券研究所, 2026-07.
【說明】：資本市場對τ（韜）定率的權威解讀報告。作為頭部券商的深度產業研報，該文從投資視角分析了τ縮微對成熟製程（如28nm/14nm）價值的重估邏輯，以及對全球半導體供應鏈的深遠影響。它是連接技術理論與產業經濟邏輯、投資框架的關鍵資料。
[6] ZUO P, LIN H, DENG J, et al. Serving large language models on Huawei CloudMatrix384 [EB/OL]. arXiv Preprint, 2025.
【說明】：華為CloudMatrix 384超大算力集群的系統級優化配套文獻。該技術報告詳細闡述了在昇騰算力底座上服務大模型（LLM）的軟硬件協同架構。它為τ縮微理論在AI數據中心層面的落地（如Unified Bus與Hi-ONE的協同）提供了具體的工程實踐佐證與系統架構參考。